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Programmable logic design of a compact Genetic Algorithm for phasor estimation in real-time

Coury, Denis Vinicius; Silva, Raphael Philipe Mendes da; Delbem, Alexandre Cláudio Botazzo; Casseb, Marcos Vinícius Galli
Fonte: Elsevier; Amsterdam Publicador: Elsevier; Amsterdam
Tipo: Artigo de Revista Científica
Português
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The main objective of this work is to present an efficient method for phasor estimation based on a compact Genetic Algorithm (cGA) implemented in Field Programmable Gate Array (FPGA). To validate the proposed method, an Electrical Power System (EPS) simulated by the Alternative Transients Program (ATP) provides data to be used by the cGA. This data is as close as possible to the actual data provided by the EPS. Real life situations such as islanding, sudden load increase and permanent faults were considered. The implementation aims to take advantage of the inherent parallelism in Genetic Algorithms in a compact and optimized way, making them an attractive option for practical applications in real-time estimations concerning Phasor Measurement Units (PMUs).; CNPq; FAPESP

Detecção de movimento de objetos em tempo real utilizando dispositivos de lógica programável complexa; Real time detection of moving objects using programmable logic devices

Minhoni, Danilo Carlos Rossetto
Fonte: Biblioteca Digitais de Teses e Dissertações da USP Publicador: Biblioteca Digitais de Teses e Dissertações da USP
Tipo: Dissertação de Mestrado Formato: application/pdf
Publicado em 13/09/2006 Português
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Um sistema que realiza a detecção de movimento procura, numa seqüência de imagens, sinais que confirmem a existência de movimentação no ambiente monitorado. Uma vez realizada a detecção do movimento, pode-se realizar o rastreamento (tracking) do objeto na cena em questão. A detecção e o rastreamento de objetos, em tempo real, são técnicas que estão despertando grande interesse por parte de pesquisadores e empresas pois, estas técnicas, podem ser utilizadas em diversas áreas que se estendem desde a engenharia e computação até áreas como a geologia e medicina. Sendo assim, seguindo-se a idéia básica de detecção e rastreamento, encontram-se diversas aplicações para estas técnicas como: sistemas de vigilância, análise de movimentos humanos, sistemas de detecção e rastreamento de pedestres ou veículos, dentre outras. Neste trabalho é mostrado um sistema que foi desenvolvido para armazenamento de imagens em tons de cinza de uma seqüência de vídeo e um posterior processamento dessas imagens para detecção de características que indiquem movimento. O processamento se resume em integrar o sinal de vídeo, que está armazenado nas memórias, nas direções horizontal e vertical gerando os histogramas de intensidade horizontal e vertical. Comparando os histogramas de quadros diferentes da seqüência de vídeo será possível detectar a presença de movimento e a região da imagem onde este ocorreu. Devido à necessidade de um processamento rápido das imagens e no interesse de produzir um sistema dedicado com hardware reduzido...

Desenvolvimento de metodologia de aplicação de redes de Petri para automação de sistemas industriais com controladores lógicos programáveis (CLP).; Development of methodology of application of Petri Net for automation of industrial systems with programmable logic controllers.

Souza, Fábio da Costa
Fonte: Biblioteca Digitais de Teses e Dissertações da USP Publicador: Biblioteca Digitais de Teses e Dissertações da USP
Tipo: Dissertação de Mestrado Formato: application/pdf
Publicado em 25/10/2006 Português
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Devido às necessidades do mundo moderno, os sistemas de automação têm aumentado sua complexidade, fazendo com que sejam desenvolvidas ferramentas de engenharia cada vez mais poderosas para modelá-los e analisá-los. Em sistemas de automação industrial, os Controladores Lógicos Programáveis (CLPs) têm sido amplamente empregados. Os CLPs são geralmente programados por meio da linguagem de programação Ladder, uma das cinco linguagens definidas pela IEC 61131-3. Entretanto, apesar da linguagem de programação Ladder ser flexível e de fácil aprendizado por parte dos usuários, ela apresenta limitações quanto à: detecção de erros no algoritmo de controle do sistema de automação; torna as modificações muito trabalhosas e não possibilita a simulação, análise de performance e análise operacional do sistema. Este trabalho de pesquisa apresenta o desenvolvimento e os testes da metodologia denominada MARPASI - Metodologia de Aplicação das Redes de Petri em Automação de Sistemas Industriais. Como o desenvolvimento da MARPASI foi efetuado baseado na teoria de Redes de Petri, este trabalho também apresenta uma revisão bibliográfica sobre o tema de aplicação de Redes de Petri para a programação de CLP. A MARPASI possibilita analisar um sistema de automação por meio das Redes de Petri e na geração da linguagem de programação Ladder. Portanto...

Controlador fuzzy de código aberto para uso em controladores programáveis.; Open source fuzzy controller for use in programmable logic controller.

Legaspe, Edinei Peres
Fonte: Biblioteca Digitais de Teses e Dissertações da USP Publicador: Biblioteca Digitais de Teses e Dissertações da USP
Tipo: Dissertação de Mestrado Formato: application/pdf
Publicado em 12/12/2012 Português
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Sistemas de controle fuzzy são amplamente empregados na indústria de controle de processos. Normalmente controlando variáveis analógicas, tais como pressão, temperatura, vazão, posição e velocidade. Hoje existem diversas soluções de mercado que permitem o uso da lógica fuzzy em CPs (Controladores programáveis). Porém essas soluções são proprietárias e de custo elevado. Adicionalmente existe a norma IEC 61131-7, introduzida no ano de 2000, que especifica sistemas fuzzy em CPs, onde a mesma define um conjunto de regras que permite a definição de algoritmos fuzzy independente do hardware de um fabricante de CPs. A adoção da norma IEC 61131-7 não vem acontecendo de uma maneira rápida, devido a diversos fatores, mas principalmente, por já existirem soluções proprietárias e personalizadas fornecidas pelos fabricantes de CPs. Portanto, a contribuição deste trabalho é um método de desenvolvimento de controladores fuzzy por retroalimentação usando como solução um sistema de código aberto ou livre. Este método propõe o uso de uma arquitetura de controle distribuído envolvendo PCs (Computadores pessoais) e CPs. A construção do controlador fuzzy foi feita em linguagem Java e liberada sobre licença de código aberto...

Construção de um gerador de pulsos programável para experiência em RMNp; A programmable pulse generator for experiments in Pulsed Nuclear Magnetic Resonance

Paiva, Maria Stela Veludo de
Fonte: Biblioteca Digitais de Teses e Dissertações da USP Publicador: Biblioteca Digitais de Teses e Dissertações da USP
Tipo: Dissertação de Mestrado Formato: application/pdf
Publicado em 19/12/1984 Português
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Este trabalho descreve o desenvolvimento e a construção de um gerador de pulsos de 8 canais, com interface para controle externo por microcomputador. O gerador possui 16 passos programáveis definindo a largura do pulso entre 200 ns e 10 segundos. Permite também a repetição automática de um intervalo selecionado. O microcomputador tem controle total do gerador de pulsos, incluindo programação de memórias e execução e interrupção de sequências de pulsos. Este gerador foi construído para ser usado em experiências de Ressonância Magnética Nuclear Pulsada, no controle de portas de RF e sistema de detecção; This work describes the development and construction of a 8 channel pulse generator with interface for external microcomputer control. The generator has 16 programmable steps defining pulse widths between 200 nsec and 10 seconds, with 100 nsec resolution. Automatic repeat of a selected step range is also provided. The microcomputer has full control of the pulse generator including programing of memories, execution and interruption of pulse sequences. The generator was built to be used in Pulsed Nuclear Magnetic Resonance experiments to control the high Power RF gate and the detection system

Arquitetura de NoC programável baseada em múltiplos clusters de cores para suporte a padrões de comunicação coletiva; Programmable multi-cluster noc architecture to support collective communication patterns

Freitas, Henrique Cota de
Fonte: Universidade Federal do Rio Grande do Sul Publicador: Universidade Federal do Rio Grande do Sul
Tipo: Tese de Doutorado Formato: application/pdf
Português
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As próximas gerações de processadores many-core exigem que novas abordagens no projeto de arquitetura de processadores sejam propostas. Neste novo contexto, as redes de comunicação intra-chip são importantes para garantir o desempenho dos programas. Soluções tradicionais de interconexão possuem limites físicos que comprometem a escalabilidade e o desempenho no processamento de aplicações paralelas de diversos tipos. A alternativa apontada pelo estado da arte é a Network-on-Chip (NoC) composta por roteadores e outros elementos de rede capazes de prover comunicação escalável e de alto desempenho. No entanto, as cargas de trabalho geram padrões de comunicação diferentes que podem influenciar no desempenho da rede. Existem pesquisas que abordam metodologias de projeto dedicado de NoCs em função de domínios de aplicações específicos. Apesar de uma NoC dedicada possuir um alto desempenho, cargas de trabalho paralelas geram padrões de comunicação coletiva que mudam dinamicamente. Com o objetivo de aumentar a flexibilidade de redes-em-chip, trabalhos correlatos utilizam conceitos de computação reconfigurável para aumentar a capacidade da arquitetura da NoC se adaptar em função de padrões de comunicação. Alguns trabalhos focam na programação de FPGAs e outros em ASICs polimórficos. O objetivo desta tese é propor uma arquitetura de Network-on-Chip que suporte múltiplos clusters de núcleos de processamento através de roteadores programáveis e de topologias reconfiguráveis. Cada roteador é composto por uma chave crossbar reconfigurável capaz de implementar topologias dinamicamente através do uso de um segundo nível de reconfiguração. Os roteadores possuem processadores de rede que aumentam a flexibilidade e a capacidade da NoC se adaptar ao padrão de comunicação através de programas que monitoram e gerenciam a rede. Portanto...

A current-mode based Field-Programmable Analog Array for signal processing applications

Embabi, SHK; Quan, X; Oki, N.; Manjrekar, A.; Sanchez-Sinencio, E.
Fonte: Kluwer Academic Publ Publicador: Kluwer Academic Publ
Tipo: Artigo de Revista Científica Formato: 125-142
Português
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This paper presents a new approach to develop Field Programmable Analog Arrays (FPAAs),(1) which avoids excessive number of programming elements in the signal path, thus enhancing the performance. The paper also introduces a novel FPAA architecture, devoid of the conventional switching and connection modules. The proposed FPAA is based on simple current mode sub-circuits. An uncompounded methodology has been employed for the programming of the Configurable Analog Cell (CAC). Current mode approach has enabled the operation of the FPAA presented here, over almost three decades of frequency range. We have demonstrated the feasibility of the FPAA by implementing some signal processing functions.

A low-voltage wide-swing programmable-gain current amplifier

de Lima, J. A.
Fonte: Kluwer Academic Publ Publicador: Kluwer Academic Publ
Tipo: Artigo de Revista Científica Formato: 147-157
Português
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36.819363%
A CMOS low-voltage, wide-swing continuous-time current amplifier is presented. Exhibiting an open-loop architecture, the circuit is composed of transresistance and transconductance stages built upon triode-operating transistors. In addition to an extended dynamic range, the current gain can be programmed within good accuracy by a rapport involving only transistor geometries and tuning biases. Low temperature-drift on gain setting is then expected.In accordance with a 0.35 mum n-well CMOS fabrication process and a single 1.1 V-supply, a balanced current-amplifier is designed for a programmable gain-range of 6 - 34 dB and optimized with respect to dynamic range. Simulated results from PSPICE and Bsim3v3 models indicate, for a 100 muA(pp)-output current, a THD of 0.96 and 1.87% at 1 KHz and 100 KHz, respectively. Input noise is 120 pArootHz @ 10 Hz, with S/N = 63.2 dB @ 1%-THD. At maximum gain, total quiescent consumption is 334 muW. Measurements from a prototyped amplifier reveal a gain-interval of 4.8-33.1 dB and a maximum current swing of 120 muA(pp). The current-amplifier bandwidth is above 1 MHz.

A low-voltage programmable-gain current-mode amplifier

De Lima, Jader A.
Fonte: Universidade Estadual Paulista Publicador: Universidade Estadual Paulista
Tipo: Conferência ou Objeto de Conferência Formato: 33-36
Português
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A CMOS low-voltage, wide-band continuous-time current amplifier is presented. Based on an open-loop topology, the circuit is composed by transresistance and transconductance stages built around triode-operating transistors. In addition to an extended dynamic range, the amplifier gain can be programmed within good accuracy by the rapport between the aspect-ratio of such transistors and tuning biases Vxand Vy. A balanced current-amplifier according to a single I. IV-supply and a 0.35μm fabrication process is designed. Simulated results from PSPiCE and Bsm3v3 models indicate a programmable gain within the range 20-34dB and a minimum break-frequency of IMHz @CL=IpF. For a 200 μApp-level, THD is 0.8% and 0.9% at IKHz and 100KHz, respectively. Input noise is 405pA√Hz @20dB-gain, which gives a SNR of 66dB @1MHz-bandwidth. Maximum quiescent power consumption is 56μ W. © 2002 IEEE.

A novel programmable PFC based hybrid rectifier for ultra clean power application

De Freitas, L.C. Gomes; Simoes, M. G.; Canesin, C. A.; De Freitas, L. C.
Fonte: Universidade Estadual Paulista Publicador: Universidade Estadual Paulista
Tipo: Conferência ou Objeto de Conferência Formato: 2172-2177
Português
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A novel hybrid high power rectifier capable to achieve unity power factor is proposed in this paper. Single-phase SEPIC rectifiers are associated in parallel with each leg of three-phase 6-pulse diode rectifier resulting in a programmable input current waveform structure. In this paper it is described the principles of operation of the proposed converter with detailed simulation and experimental results. For a total harmonic distortion of the input line current (THDI) less than 2% the rated power of the SEPIC rectifiers is 33%. Therefore, power rating of the SEPIC parallel converters is a fraction of the output power, on the range of 20% to 33% of the nominal output power, making the proposed solution economically viable for high power installations, with fast pay back of the investment. Moreover, retrofits to existing installations are also possible with this proposed topology, since the parallel path can be easily controlled by integration with the already existing de-link. Experimental results are presented for a 3 kW implemented prototype, in order to verify the developed analysis.

A true programmable HPF hybrid three-phase rectifier

Soares, Jurandir de O.; Canesin, Carlos A.; Freitas, Luiz C. de
Fonte: Universidade Estadual Paulista Publicador: Universidade Estadual Paulista
Tipo: Conferência ou Objeto de Conferência Formato: 3843-3849
Português
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In this paper is proposed and analyzed a digital hysteresis modulation using a FPGA (Field Programmable Gate Array) device and VHDL (Hardware Description Language), applied at a hybrid three-phase rectifier with almost unitary input power factor, composed by parallel SEPIC controlled single-phase rectifiers connected to each leg of a standard 6-pulses uncontrolled diode rectifier. The digital control allows a programmable THD (Total Harmonic Distortion) at the input currents, and it makes possible that the power rating of the switching-mode converters, connected in parallel, can be a small fraction of the total average output power, in order to obtain a compact converter, reduced input current THD and almost unitary input power factor. The proposed digital control, using a FPGA device and VHDL, offers an important flexibility for the associated control technique, in order to obtain a programmable PFC (Power Factor Correction) hybrid three-phase rectifier, in agreement with the international standards (IEC, and IEEE), which impose limits for the THD of the AC (Alternate Current) line input currents. Finally, the proposed control strategy is verified through experimental results from an implemented prototype. ©2008 IEEE.

Children, cybernetics, and programmable turtles

Martin, Fred
Fonte: Massachusetts Institute of Technology Publicador: Massachusetts Institute of Technology
Tipo: Tese de Doutorado Formato: [2], 87 leaves; 4031997 bytes; 4040299 bytes; application/pdf; application/pdf
Português
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36.819363%
by Fred Martin.; Thesis (M.S.)--Massachusetts Institute of Technology, Dept. of Mechanical Engineering, 1988.; Includes bibliographical references.

The Development of Hardware Multi-core Test-bed on Field Programmable Gate Array

Shivashanker, Mohan
Fonte: FIU Digital Commons Publicador: FIU Digital Commons
Tipo: Artigo de Revista Científica Formato: application/pdf
Português
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The goal of this project is to develop a flexible multi-core hardware test-bed on field programmable gate array (FPGA) that can be used to effectively validate the theoretical research on multi-core computing, especially for the power/thermal aware computing. Based on a commercial FPGA test platform, i.e. Xilinx Virtex5 XUPV5 LX110T, we develop a homogeneous multi-core test-bed with four software cores, each of which can dynamically adjust its performance using software. We also enhance the operating system support for this test platform with the development of hardware and software primitives that are useful in dealing with inter-process communication, synchronization, and scheduling for processes on multiple cores. An application based on matrix addition and multiplication on multi-core is implemented to validate the applicability of the test bed.

Improving Networking Server Performance with Programmable Network Interfaces

Kim, Hyong-youb; Kim, Hyong-youb
Fonte: Universidade Rice Publicador: Universidade Rice
Tipo: Tese de Doutorado
Português
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Masters Thesis; Networking servers, such as web servers, have been widely deployed in recent years. While developments in the operating system and applications continue to improve server performance, programmable network interfaces with local memory provide new opportunities to improve server performance through extended network services on the network interface. However, due to their embedded nature, programmable processors on the network interface may suffer from inadequate processing power when compared to non-programmable application-specific network interfaces. This thesis first shows that exploiting a multiprocessor architecture and task-level concurrency in network interface processing enables programmable network interfaces to overcome the performance disadvantages over application-specific network interfaces that result from programmability. Then, the thesis presents a network service on a programmable network interface that exploits the storage capacity of the interfaces to alleviate the local I/O interconnect bottleneck, thereby improving server performance. Thus, these two results show that programmable network interfaces can offset the performance disadvantages due to programmability and improve networking server performance through extended network services that exploit their computation power and storage capacity.

Multidomain Network Based on Programmable Networks: Security Architecture

Calderón, María; Alarcos, Bernardo; Sedano, Marifeli
Fonte: Electronic and Telecommunications Research Institute. ETRI Journal Publicador: Electronic and Telecommunications Research Institute. ETRI Journal
Tipo: Artigo de Revista Científica Formato: application/pdf; text/plain; application/octet-stream; application/octet-stream; application/octet-stream
Publicado em //2005 Português
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37.247449%
This paper proposes a generic security architecture designed for a multidomain and multiservice network based on programmable networks. The multiservice network allows users of an IP network to run programmable services using programmable nodes located in the architecture of the network. The programmable nodes execute codes to process active packets, which can carry user data and control information. The multiservice network model defined here considers the more pragmatic trends in programmable networks. In this scenario, new security risks that do not appear in traditional IP networks become visible. These new risks are as a result of the execution of code in the programmable nodes and the processing of the active packets. The proposed security architecture is based on symmetric cryptography in the critical process, combined with an efficient manner of distributing the symmetric keys. Another important contribution has been to scale the security architecture to a multidomain scenario in a single and efficient way.

Arquitetura pipeline para processamento morfológico de imagens binárias em tempo real utilizando dispositivos de lógica programável complexa; Real time, programmable logic devices based, pipeline architecture for morphological binary image processing

Pedrino, Emerson Carlos
Fonte: Biblioteca Digitais de Teses e Dissertações da USP Publicador: Biblioteca Digitais de Teses e Dissertações da USP
Tipo: Dissertação de Mestrado Formato: application/pdf
Publicado em 17/10/2003 Português
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36.959314%
A morfologia matemática é o estudo da forma utilizando as ferramentas da teoria de conjuntos e representa uma área extremamente importante em análise de imagens. Suas operações básicas são a dilatação e a erosão, e através destas é possível realizar outras operações mais complexas. A morfologia matemática fornece ferramentas poderosas para a realização de análise de imagens em baixo nível e tem encontrado aplicações em diversas áreas, tais como: visão robótica, inspeção visual, medicina, análise de textura, entre outras. Muitas destas aplicações requerem processamento em tempo real, e para sua execução de forma eficiente freqüentemente é utilizado hardware dedicado. A análise de imagens em baixo nível geralmente envolve computações repetidas sobre estruturas grandes de dados. Assim, o paralelismo parece ser um atributo necessário de um sistema de hardware capaz de executar eficientemente estas tarefas. As ferramentas da morfologia matemática são bem adequadas à implementação em arquiteturas pipeline. A necessidade de sistemas capazes de realizar o processamento de imagens digitais em tempo real, com o menor custo e tempo de desenvolvimento, tem sido suprida pela tecnologia de dispositivos de lógica programável complexa. Assim...

Field programmable gate array control of systems in graduate student laboratories

O'Connor, Joseph E.
Fonte: Monterey California. Naval Postgraduate School Publicador: Monterey California. Naval Postgraduate School
Tipo: Tese de Doutorado Formato: xx, 77 p. : ill. ;
Português
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36.959314%
The Department of Electrical and Computer Engineering at the Naval Postgraduate School (NPS) continuously develops new design and education resources for students. One area of focus for students in the Power Electronics curriculum track is the development of a design center that explores Field Programmable Gate Array (FPGA) control of power electronics. Utilizing Mathworks® and XILINX® software to interface the FPGA with a voltage source converter (VSC), students gain experience with digital design, simulation, and hardware testing. This thesis focuses on the design, implementation and testing of a Student Design Center (SDC) employing an FPGA based digital controller. This thesis especially concentrates on the hardware interface between the FPGA and the power electronics and the development of laboratory procedures for students utilizing the design center.; US Marine Corps (USMC) author.

Programmable Logic Circuits for Functional Integrated Smart Plastic Systems

Sou, Antony; Jung, Sungjune; Gili, Enrico; Pecuni, Vincenzo; Joimel, Jerome; Fichet, Guillaume; Sirringhaus, Henning
Fonte: Elsevier Publicador: Elsevier
Tipo: Article; published version
Português
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36.959314%
This is the final published version. It is also available from Elsevier at http://www.sciencedirect.com/science/article/pii/S1566119914003607#.; In this paper, we present a functional integrated plastic system. We have fabricated arrays of organic thin-film transistors (OTFTs) and printed electronic components driving an electrophoretic ink display up to 70mm by 70mm on a single flexible transparent plastic foil. Transistor arrays were quickly and reliably configured for different logic functions by an additional process step of inkjet printing conductive silver wires and poly(3,4ethylenedioxythiophene):poly(styrene sulfonate) (PEDOT:PSS) resistors between transistors or between logic blocks. Among the circuit functions and features demonstrated on the arrays are a 7-stage ring oscillator, a D-type ip-flop memory element, a 2:4 demultiplexer, a programmable array logic device (PAL), and printed wires and resistors. Touch input sensors were also printed, thus only external batteries were required for a complete electronic subsystem. The PAL featured 8 inputs, 8 outputs, 32 product terms, and had 1260 p-type polymer transistors in a 3-metal process using diode-load logic. To the best of our knowledge, this is the first time that a PAL concept with organic transistors has been demonstrated...

Design and synthesis of a high-performance, hyper-programmable DSP on an FPGA

Nichols, Stephen
Fonte: Rochester Instituto de Tecnologia Publicador: Rochester Instituto de Tecnologia
Tipo: Tese de Doutorado
Português
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37.054119%
In the field of high performance digital signal processing, DSPs and FPGAs provide the most flexibility. Due to the extensive customization available on FPGAs, DSP algorithm implementation on an FPGA exhibits an increased development time over programming a processor. Because of this, traditional DSPs typically yield a faster time to market than an FPGA design. However, it is often desirable to have the ASIC-like performance that is attainable through the additional customization and parallel computation available through an FPGA. This can be achieved through the class of processors known as hyper-programmable DSPs. A hyper-programmable DSP is a DSP in which multiple aspects of the architecture are programmable. This thesis contributes such a DSP, targeted for high-performance and realized in hardware using an FPGA. The design consists of both a scalar datapath and a vector datapath capable of parallel operations, both of which are extensively customizable. To aid in the design of the datapaths, graphical tools are introduced as an efficient way to modify the design. A tool was also created to supply a graphical interface to help write instructions for the vector datapath. Additionally, an adaptive assembler was created to convert assembly programs to machine code for any datapath design. The resulting design was synthesized for a Cyclone III FPGA. The synthesis resulted in a design capable of running at 135MHz with 61% of the logic used by processing elements. Benchmarks were run on the design to evaluate its performance. The benchmarks showed similar performance between the proposed design and commercial DSPs for the simple benchmarks but significant improvement for the more complex ones.

The Synthesis and Application of Programmable Counters

Milne, James
Fonte: Rochester Instituto de Tecnologia Publicador: Rochester Instituto de Tecnologia
Tipo: Tese de Doutorado
Português
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37.054119%
A method of synthesizing programmable counters is described. It is shown that if the values of the program inputs are not fixed by external requirements, they can be defined during the synthesis to tend to minimize the combinational logic of the programmable counter. A programmable counter can be used as the control unit in a word organized digital system. The cost effectiveness of synthesizing synchronous sequential machines modeled as word organized digital systems is discussed.